项目描述 ：
This repository is basic start of building your own processor using verilog (hdl).

高级语言： Verilog

项目主页：

项目地址: git://github.com/Sudhanshu5harma/vlsi.git

创建时间： 2017-07-06T08:53:10Z
项目社区：https://github.com/Sudhanshu5harma/vlsi
开源协议：
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