FPGA/ASIC svlogger 返回
项目作者： dpretet

项目描述 ：
SystemVerilog Logger
高级语言： SystemVerilog
项目地址: git://github.com/dpretet/svlogger.git
创建时间： 2021-07-24T08:51:09Z
项目社区：https://github.com/dpretet/svlogger
开源协议：MIT License
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