项目描述 ：
EPFL and ISCAS85 combinational benchmark circuits in generic gate verilog

高级语言： Verilog

项目主页：

项目地址: git://github.com/jpsety/verilog_benchmark_circuits.git

创建时间： 2020-01-17T16:43:46Z
项目社区：https://github.com/jpsety/verilog_benchmark_circuits
开源协议：
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