项目描述 ：
Structural implementation of a single cycle processor using Verilog. The processor handles the following set of instructions: lw, sw, Rtype instructions (add, sub, and, or, slt), addi, sll, lh.

高级语言： Verilog

项目主页：

项目地址: git://github.com/MoemenGaafar/Single-Cycle-Processor.git

创建时间： 2021-01-17T23:12:31Z
项目社区：https://github.com/MoemenGaafar/Single-Cycle-Processor
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