项目描述 ：
This IP provides a bridge between UART signals and the Advanced Microcontroller Bus Architecture (AMBA®) AXI4 Lite interface.

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/JoseIuri/axi4lite2uart.git

创建时间： 2018-11-07T11:02:17Z
项目社区：https://github.com/JoseIuri/axi4lite2uart
开源协议：MIT License
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