项目描述 ：
FPGA友好的32位RISC-V CPU实现

高级语言： Assembly

项目主页：

项目地址: git://github.com/SpinalHDL/VexRiscv.git

创建时间： 2017-03-08T21:14:28Z
项目社区：https://github.com/SpinalHDL/VexRiscv
开源协议：MIT License
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