项目描述 ：
各种HDL（Verilog）IP核

高级语言： Verilog

项目主页：

项目地址: git://github.com/ultraembedded/cores.git

创建时间： 2015-05-30T17:00:07Z
项目社区：https://github.com/ultraembedded/cores
开源协议：
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