项目描述 ：
IP core for a simple SPI master with variable clock frequncy within AXI peripheral. Developed and tested on Zybo evaluation board (Zynq-7000 product family)

高级语言： VHDL

项目主页：

项目地址: git://github.com/vedranMv/axi_spi_master.git

创建时间： 2017-06-15T13:49:07Z
项目社区：https://github.com/vedranMv/axi_spi_master
开源协议：MIT License
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