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FPGA/ASIC
Verilog-OJ-USTB
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项目作者：
dashjay
项目描述 ：
一个使用laravel编写的OJ，后台使用Verilog-Judge-USTB，拥有自动评测的功能
高级语言：
JavaScript
项目主页：
项目地址:
git://github.com/dashjay/Verilog-OJ-USTB.git
创建时间：
2019-09-02T13:32:13Z
项目社区：
https://github.com/dashjay/Verilog-OJ-USTB
开源协议：
GNU General Public License v3.0
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