FPGA/ASIC sv-tools 返回
项目作者： emcezet

项目描述 ：
Tools for SystemVerilog development.
高级语言： Python
项目地址: git://github.com/emcezet/sv-tools.git
创建时间： 2018-08-31T07:51:06Z
项目社区：https://github.com/emcezet/sv-tools
开源协议：MIT License
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