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FPGA/ASIC
Design-verification
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项目作者：
AkshayXPatil
项目描述 ：
UVM and Systemverilog based test benches for functional verification of a RAM module
高级语言：
SystemVerilog
项目主页：
项目地址:
git://github.com/AkshayXPatil/Design-verification.git
创建时间：
2019-01-01T23:41:30Z
项目社区：
https://github.com/AkshayXPatil/Design-verification
开源协议：
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