注册
登录
FPGA/ASIC
jackal_velodyne
返回
项目作者：
TixiaoShan
项目描述 ：
Simulate Jackal with Velodyne VLP-16 or HDL-32E in Gazebo
高级语言：
C++
项目主页：
项目地址:
git://github.com/TixiaoShan/jackal_velodyne.git
创建时间：
2019-01-11T00:14:34Z
项目社区：
https://github.com/TixiaoShan/jackal_velodyne
开源协议：
下载
