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FPGA/ASIC
TART
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项目作者:
tmolteno
项目描述 :
Transient Array Radio Telescope
高级语言:
Verilog
项目主页:
https://tart.elec.ac.nz
项目地址:
git://github.com/tmolteno/TART.git
创建时间:
2014-06-03T05:14:59Z
项目社区:
https://github.com/tmolteno/TART
开源协议:
Other
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