项目描述 ：
Modifies the FPGA for a RedPitaya of PyRPL, so that the built in lock in amplifier can output a sinusoidally frequency modulated oscillation

高级语言： Verilog

项目主页：

项目地址: git://github.com/ahesse93/PyRPL-Modification.git

创建时间： 2019-01-14T16:47:14Z
项目社区：https://github.com/ahesse93/PyRPL-Modification
开源协议：GNU General Public License v3.0
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