项目描述 ：
Convert C files into Verilog

高级语言： C++

项目主页：

项目地址: git://github.com/wvangansbeke/High-Level-Synthesis.git

创建时间： 2019-01-27T11:44:46Z
项目社区：https://github.com/wvangansbeke/High-Level-Synthesis
开源协议：
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