项目描述 ：
Verilog-AMS to JSON Automatic Device Model Synthesizer

高级语言： Yacc

项目主页：

项目地址: git://github.com/pyadms/adms.git

创建时间： 2015-11-28T17:47:36Z
项目社区：https://github.com/pyadms/adms
开源协议：GNU General Public License v2.0
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