FPGA/ASIC verilog-lang 返回
项目作者： jiegec

项目描述 ：
A hand-written recursive decent Verilog parser.
高级语言： Rust
项目地址: git://github.com/jiegec/verilog-lang.git
创建时间： 2020-03-02T09:12:28Z
项目社区：https://github.com/jiegec/verilog-lang
开源协议：MIT License
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