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FPGA/ASIC
Verugent
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项目作者:
RuSys
项目描述 :
Verilog generation tool written in Rust
高级语言:
Rust
项目主页:
项目地址:
git://github.com/RuSys/Verugent.git
创建时间:
2018-07-26T17:13:39Z
项目社区:
https://github.com/RuSys/Verugent
开源协议:
Apache License 2.0
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