项目描述 ：
Verilog Modeling of UART Tx and Rx

高级语言： Verilog

项目主页：

项目地址: git://github.com/KevinWang96/UART_Verilog_Based.git

创建时间： 2020-05-02T07:21:09Z
项目社区：https://github.com/KevinWang96/UART_Verilog_Based
开源协议：
下载