项目描述 ：
支持AXI总线协议的8k×8 SP SRAM

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/Verdvana/AXI_SRAM.git

创建时间： 2020-03-26T07:53:10Z
项目社区：https://github.com/Verdvana/AXI_SRAM
开源协议：
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