项目描述 ：
(UVM) SystemVerilog Hardware semiconductor

高级语言： Verilog

项目主页：

项目地址: git://github.com/BabarZKhan/Universal-Verification-Methdology-.git

创建时间： 2019-03-22T15:31:43Z
项目社区：https://github.com/BabarZKhan/Universal-Verification-Methdology-
开源协议：
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