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项目作者： alexeykosinov

项目描述 ：
FPGA interface to work with cdce62005 clock synthesizer
高级语言： VHDL
项目地址: git://github.com/alexeykosinov/cdce62005.git
创建时间： 2018-05-21T12:54:59Z
项目社区：https://github.com/alexeykosinov/cdce62005
开源协议：
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