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项目作者： MaxwellSiyuan

项目描述 ：
CPU based using Verilog in Xilinx Vivado targeting the Basys3 FPGA Board
高级语言： Verilog
项目地址: git://github.com/MaxwellSiyuan/FPGA-CPU.git
创建时间： 2018-10-02T13:02:15Z
项目社区：https://github.com/MaxwellSiyuan/FPGA-CPU
开源协议：
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