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SV_CLARKE_TRANSFORMATION_CORES
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项目作者：
rubinsteina13
项目描述 ：
Synthesizable SystemVerilog IP-Cores of the Forward and Backward Clarke Transformation
高级语言：
SystemVerilog
项目主页：
https://en.wikipedia.org/wiki/Alpha%E2%80%93beta_transformation
项目地址:
git://github.com/rubinsteina13/SV_CLARKE_TRANSFORMATION_CORES.git
创建时间：
2020-02-29T14:18:15Z
项目社区：
https://github.com/rubinsteina13/SV_CLARKE_TRANSFORMATION_CORES
开源协议：
MIT License
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