项目描述 ：
A collection of generic VHDL/Verilog modules to be used in designs and projects.

高级语言： VHDL

项目主页：

项目地址: git://github.com/wruggeri/hdl-modules.git

创建时间： 2020-12-12T11:33:38Z
项目社区：https://github.com/wruggeri/hdl-modules
开源协议：GNU General Public License v3.0
下载