项目描述 ：
Asynchronous FIFO for transferring data between two asynchronous clock domains

高级语言： Verilog

项目主页：

项目地址: git://github.com/akhan3/async-fifo.git

创建时间： 2016-06-03T09:37:20Z
项目社区：https://github.com/akhan3/async-fifo
开源协议：
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